한줄평
“오픈소스 EDA 흐름으로 디지털 회로를 합성하려는 설계자·연구자에게 사실상 표준입니다. 다만 회로 설계 지식이 전제되고 GUI 가 없어 초보자가 바로 쓰기는 어렵습니다.”
이런 분께 오픈소스 도구로 FPGA·ASIC 설계를 다루는 하드웨어 개발자·연구자께
좋은 점
- 오픈소스 FPGA 툴체인의 핵심
- 상용 대비 무료로 RTL 합성 가능
아쉬운 점
- 디지털 논리 설계 지식이 필수
- 명령줄·스크립트 중심이라 학습 곡선이 가파름
요시스 소개
Yosys 는 Verilog RTL 코드를 논리 회로로 합성하는 오픈소스 명령줄 프레임워크입니다. 디지털 회로 설계를 게이트 수준으로 변환하고 최적화하며, FPGA 오픈소스 툴체인(nextpnr 등)과 연동해 실제 칩·FPGA 흐름에 쓰입니다. 스크립트 기반으로 동작하는 CLI 도구라 학술·연구·오픈 하드웨어 프로젝트에서 널리 쓰입니다.
